Подсистема генератора VHDL-схем в САПР композионных микропрограммных устройств управления

Управление и контроль многих современных производственных процессов уже давно выполняется с использованием автоматизированных систем управления. Многие современные процессы очень требовательны к обслуживающим их системам управления. Одни требуют высокого быстродействия, другие - низкой стоимости. Все это привело к появлению алгоритмов синтеза управляющих устройств с различными ограничениями (как по временным задержкам, так и по аппаратурным затратам). Наибольшего быстродействия достигают автоматы с "жесткой" логикой, наиболее гибкими являются автоматы с "программируемой" логикой.

В работе [1] предлагается метод реализации микропрограммных устройств управления (МУУ) в виде композиции автоматов с "жесткой" и "программируемой" логикой, которые получили название композиционных МУУ. Они имеют ряд преимуществ по сравнению с традиционными структурами:

1. формат МК содержит только операционную часть (минимизация разрядности управляющей памяти (УП));
2. использование естественной адресации МК, однако в УП отсутствуют МК переходов (минимизация емкости УП);
3. многонаправленные микропрограммные переходы осуществляются за один такт, что минимизирует время выполнения микропрограммы.

В основе функционирования такого управляющего автомата лежит формирование множества операторных линейных цепей (ОЛЦ) - конечных множеств последовательных операторных вершин. Микропрограммные переходы между ОЛЦ формируются автоматом с "жесткой" логикой, а переходы внутри ОЛЦ формируются при помощи счетчика.

Одним из недостатков для реализации данного типа управляющих автоматов на программируемых логических интегральных схемах является большое количество разрядов, необходимых для кодирования адресов переходов. Для уменьшения числа входов схемы формирования адреса (СФА) был предложен алгоритм, согласно которому по адресу выхода ОЛЦ формируется не адрес следующего состояния, а его номер, который в общем случае требует меньше разрядов для кодирования. Для формирования кода состояния по адресу выхода ОЛЦ в схему вводится преобразователь кодов (ПК). ПК может быть выполнен в виде отдельной внешней схемы, либо может входить в состав УП. Выигрыш в аппаратурных затратах, который может быть получен от применения данной методики, зависит от параметров реализуемой граф-схемы алгоритма. При малой разветвленности граф-схемы количество ОЛЦ по сравнению с общим количеством операторных вершин невелико, требуется меньшее количество разрядов для представления кода очередного входа ОЛЦ. В том случае, если среднее количество операторных вершин в одной ОЛЦ стремится к единице, данный алгоритм выигрыша не дает. Отсюда можно сделать вывод о необходимости анализа входной граф-схемы алгоритма перед началом этапа генерации управляющего автомата.

Для практического подтверждения эффективности данного алгоритма разрабатывается система автоматизированного проектирования (САПР) композиционных микропрограммных устройств управления (КМУУ). Входными данными для генерации автомата является XML-файл, описывающий граф-схему алгоритма функционирования автомата. Перед началом генерации автомата содержимое входного файла проверяется на корректность (наличие одной начальной и одной конечной вершин, присутствие всех необходимых связей между вершинами графа и т.п.). По входному XML-файлу строится динамическая структура, которая содержит необходимую и достаточную информацию для составления множества переходов будущего автомата, формирования функций возбуждения памяти, содержимого управляющей памяти, генерации файла описания структуры автомата на языке описания аппаратуры VHDL.

В САПР реализован процесс генерации КМУУ с базовой структурой. Поскольку полученные VHDL-файлы планируется использовать для реализации автоматов в базисе FPGA и CPLD, было принято ограничение на четыре переменных для одного логического элемента (И, ИЛИ). Для реализации счетчика был использован D-триггер, что позволило сделать функции возбуждения памяти независимыми от предыдущего состояния.

Дальнейшее направление исследования заключается в следующем: реализовать алгоритм преобразования типа "адрес-состояние", выполнить ряд исследований, подтвердить эффективность данного алгоритма, найти граничное значение для разветвленности ГСА, которое станет определяющим значением при анализе произвольной ГСА и рекомендациям по реализации той или иной архитектуры УА.

На основе анализа множества состояний граф-схемы алгоритма будет реализован механизм выбора адресов для состояний автомата с тем, чтобы минимизировать количество функций возбуждения памяти.

При последующей реализации схем автоматов в базисе FPGA возможно альтернативное использование как D-, так и T-триггеров, что позволит свести количество функций возбуждения памяти к минимуму.

Алгоритмы генерации автоматов планируется сделать динамическими библиотеками, что позволит добиться определенной гибкости и расширяемости САПР. По завершению исследований планируется вывести ряд закономерностей между характеристиками ГСА и параметрами генерируемых автоматов. Предполагается, что на основе этих закономерностей САПР будет выдавать рекомендации по необходимости выбора той или иной архитектуры для достижения поставленных целей.

1. Баркалов А.А. Микропрограммное устройство управления как композиция автоматов с программируемой и жесткой логикой // Автоматика и вычисл. техника. - 1983. - №4. - с.42-50.
2. Баркалов А.А., Джалиашвили З.О., Струнилин.В.Н. Оптимизация композиционного устройства управления // Известия ВУЗов СССР. Приборостроение. - 1989. - №3. с.36-39.
3. Баркалов А.А. Синтез микропрограммных устройств управления. - Донецк: ДПИ, 1992. - 48с.
4. Соловьев В.В. Проектирование цифровых схем на основе программируемых логических интегральных схем. - М.: Горячая линия-Телеком, 2001. - 636с. ил.